Ingénieur Verification IP (ASIC DESIGN)

Société : MOVEA (Groupe TDK)

Founded in 2003, InvenSense Inc., a TDK Group Company, is the world’s leading provider of MEMS sensor platforms. InvenSense’s vision of Sensing Everything™ targets the consumer electronics and industrial markets with integrated Motion and Sound solutions. Our solutions combine MEMS (micro electrical mechanical systems) sensors, such as accelerometers, gyroscopes, compasses, and microphones with proprietary algorithms and firmware that intelligently process, synthesize, and calibrate the output of sensors, maximizing performance and accuracy. InvenSense’s motion tracking, audio and location platforms, and services can be found in many of the world’s largest and most iconic brands including smartphones, tablets, wearables, drones, gaming devices, internet of things, automotive products, and remote controls for smart TVs.

Description du poste

En tant que membre clé de l'équipe, vous serez responsable de :
• Créer avec l’équipe de Design/Design Verification numérique un/des composants de vérification (UVC) en utilisant la méthodologie cocotb python verification framework
• Utiliser les composants et le modèle de référence pour vérifier les fonctionnalités de l’IP Développer les tests de vérification fonctionnelle
• Analyser les simulations Hardware (Cadence-Xcelium), converger sur le code de vérification et reporter les bugs hardware

Profil recherché

Qualifications : Niveau Bac+5
Dates: A definir
Durée du stage: 6 mois
Localisation: Grenoble (quartier Europole)

Qualifications
• Vous poursuivez des études d’ingénieur/universitaire en microélectronique et/ou informatique en dernière année
• Avoir une expérience de stage ou de travaux pratiques en vérification/validation IP/conception matérielle est un avantage
• Avoir été exposé aux méthodologies de vérification « Metric Driven » est un avantage
• Bonnes connaissances en python.
• Compréhension des méthodologies aléatoires dirigées et contraintes est un avantage
• Avoir été exposé aux langages utilisés pour la vérification fonctionnelle (C/C ++, Verilog, System Verilog) est un avantage
• Avoir été exposé aux simulateurs (Cadence/Questasim/VCS) est un avantage
• Compréhension générale de la programmation par script (par exemple Python ou Perl)
• Connaitre le processus de conception ASIC/SoC. Et le codage RTL est un avantage
• Une expérience dans la conception de bancs d’essai utilisant les standards tels que UVM est un atout supplémentaire

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